Università di Roma "La Sapienza" - Corso di Calcolatori Elettronici II (A-L, Ingegneria Informatica)

Diario delle lezioni (2001-02)

Lun 2002/04/22

Introduzione al corso: temi e obiettivi

Input/output: protocolli di trasferimento dati  [3]

I/O nel PD-32: istruzioni IN/OUT  [3]

Interfacce periferiche e registri di I/O  [3]

Stato della periferica: READY, istruzioni JR/JNR  [3]

Mer 2002/04/25

START, CLEAR e relative istruzioni  [3]

Protocollo Busy Waiting  [3]

Interrupt e Interrupt Acknowledge  [3]

Interrupt Mask  [3]

Priorità a daisy chain  [3]

Lun 2002/04/29

Organizzazione della memoria nel PD-32  [3]
Accesso a banchi  [3]
Cicli di lettura e di scrittura  [3]
Ciclo di Bus Request/Bus Grant  [3]
Struttura di un controller DMA  [4]

Lun 2002/05/06

Organizzazione del banco di memoria (decoder, righe, colonne, etc)  [5]
Memorie RAM statiche  [9]
Cenni sulle memorie RAM dinamiche  [9]

Mer 2002/05/08

Video memory, frame buffers, CRT
Definizione e misura delle prestazioni  [1, Chp. 2]
CPI (clock per istruzione), CPI medio  [1, Chp. 2]
Legge di Amdahl  [1, Chp. 2][10]

Lun 2002/05/13

MIPS: definizione, esempi, inconvenienti  [1, Chp. 2]
MFLOPS: definizione, esempi, inconvenienti  [1, Chp. 2]
Cenni sull'architettura x86: modo reale e modo protetto [11][12]

Mer 2002/05/15

Processo di generazione ed esecuzione di un programma: compilatore, assemblatore, linker, loader  [1, Chp. 3 Sec. 9]
CPU MIPS-32: Architettura e formato delle istruzioni  [1, Chp. 3][8]
Istruzioni logico-aritmetiche  [1, Chp. 3][8]
Istruzioni di branch  [1, Chp. 3][8]

Lun 2002/05/21

Istruzioni di jump  [1, Chp. 3][8]
Chiamate a subroutine nel MIPS  [1, Chp. 3]
Altri meccanismi di chiamata a subroutine: via stack  [3]
Altri meccanismi di chiamata a subroutine: finestre di registri  [7]
Unità funzionali della CPU MIPS  [1, Chp. 3][8]
Cenni sulle architetture Harvard  [6]

Mer 2002/05/23

Registri con abilitazione sincrona
Progetto del banco di registri
Interconnessioni tra banco di registri e ALU  [1, Chp. 5 Sec. 1-3]

Lun 2002/05/27

Unità logico-aritmetica (ALU): architettura  [1, Chp. 4 Sec. 1-5]
Implementazione delle funzioni logiche  [1, Chp. 4 Sec. 1-5]
Richiami sull'addizione e sottrazione in complemento a 2  [1, Chp. 4 Sec. 1-5]
Addizionatore ripple-carry  [1, Chp. 4 Sec. 1-5]

Mer 2002/05/29

Addizionatore con carry lookahead  [1, Chp. 4 Sec. 1-5]
Overflow: definizione, circuito rivelatore  [1, Chp. 4 Sec. 1-5]
Program Counter: contatori asincroni e sincroni

Mer 2002/06/05

Progetto finale della CPU monociclo  [1, Chp. 5 Sec. 1-3]
CPU multiciclo: struttura e percorso dei dati  [1, Chp. 5 Sec. 4]

Lun 2002/06/10

CPU multiciclo: diagrammi di stato per le istruzioni di Load, Store, Add, Branch  [1, Chp. 5 Sec. 4]

Mer 2002/06/12

CPU multiciclo: diagrammi di stato per le istruzioni di Jump  [1, Chp. 5 Sec. 4]
CPU multiciclo: controllo con macchina a stati finiti (FSM)  [1, Chp. 5 Sec. 4]
Esempio di progetto di una FSM: riconoscitore di sequenza (modello di Moore, modello di Mealy)

Mer 2002/06/19

Strutture di controllo a microprogramma  [1, Chp. 5 Sec. 5]

Lun 2002/06/24

CPU organizzata in pipeline  [1, Chp. 6 Sec. 1-6]

Mer 2002/06/26

Esercitazione prepatoria al compito di esonero (handshake tra due sistemi PD32)

Ven 2002/06/28

Prova di esonero

Lun 2002/07/01 (Aula 5)

Discussione della prova di esonero
Gerarchie di memoria: cache ad indirizzamento diretto  [1, Chp. 7 Sec. 1-3]

Mer 2002/07/03 (Aula 5)

Gerarchie di memoria: cache associative e set-associative  [1, Chp. 7 Sec. 1-3]
Gerarchie di memoria: memoria virtuale e paginazione  [1, Chp. 7 Sec. 4-5]

Last update 2005-04-15 16:17