Università degli Studi di Roma "La Sapienza" - Corso di Laurea in Ingegneria Informatica
a.a. 2002-2003

Calcolatori Elettronici II (A-L)

Appello del 21 luglio 2003

Prima prova (15 punti)

Una periferica IFKEY contiene una memoria a sola lettura (ROM) organizzata in 2²⁰ parole da 56 bit, dove ogni parola è suddivisa in un campo chiave (KEY) da 24 bit e un campo informazione (INFO) da 32 bit; le parole nella ROM sono ordinate per valori crescenti di KEY. La periferica riceve dalla CPU PD-32 un valore KEY ed esegue una ricerca nella ROM; se tale chiave viene trovata, restituisce alla CPU il corrispondente valore del campo INFO, altrimenti restituisce 00000000h.

Progettare l'hardware della periferica, e codificare una subroutine che gestisce la ricerca attraverso IFKEY e riceve come argomenti:

• un puntatore a una tavola KEYTABLE contenente un elenco di chiavi per ciascuna delle quali eseguire la ricerca;
• il numero di elementi della tavola suddetta;
• un puntatore a una tavola INFOTABLE nella quale la stessa subroutine dispone ordinatamente le informazioni restituite dalla periferica per ciascuna chiave presente in KEYTABLE.

Seconda prova

1.    (5 punti)    Misurazioni effettuate su un sistema di elaborazione indicano che il 40% del tempo viene utilizzato per accessi alla memoria principale e il 30% per transazioni sul disco rigido, il quale ha un tempo medio di accesso pari a 3.6 millisec. Per adeguare il sistema a sopraggiunte nuove esigenze, si decide di sostituire la memoria principale con una più veloce del 50%, e di rimpiazzare il disco rigido con uno di capacità quadrupla ma con tempo medio di accesso leggermente superiore, pari a 4 millisec. Come varieranno le prestazioni del sistema?

2.    (5 punti)    Si consideri l'istruzione MIPS-32 Jump And Link Register:

jalr $rd, $rs

che esegue un salto incondizionato alla subroutine il cui indirizzo è contenuto nel registro $rs dopo aver salvato l'indirizzo di ritorno nel registro $rd. Mostrare quali modifiche vanno apportate all'architettura base della CPU in versione pipeline per implementare tale istruzione, e discutere gli eventuali conflitti che ne conseguono.

3.    (5 punti)    Descrivere l'architettura di una cache set-associativa a 4 vie, con capacità di 256 KByte (tag esclusi) e lunghezza di blocco pari a 4 parole da 32 bit.