Università degli Studi di Roma "La Sapienza" -
Corso di Laurea in Ingegneria Informatica
a.a. 2003-2004
Una periferica IFSTR riceve dall'esterno dati seriali attraverso una linea XDATA e un clock XCLK. La CPU PD-32, dopo aver inviato alla periferica un numero N < 4096 e un dato a 12 bit S = s11s10...s1s0, attiva l'acquisizione di una stringa binaria T costituita da N bit consecutivi prelevati dalla linea XDATA. Al termine dell'acquisizione, IFSTR comunica alla CPU:
Progettare l'hardware della periferica IFSTR e codificare il software di controllo sotto forma di subroutine che accetta in ingresso il puntatore ad una tavola residente in memoria e organizzata come segue:
| NPTR |
| SPTR |
| APTR |
| BPTR |
dove
1. (5 punti) Descrivere l'architettura di una cache
set-associativa a 4 vie, con capacità di 1 MByte (tag e bit di controllo esclusi) e
lunghezza di blocco pari a 4 parole da 32 bit.
2. (5 punti) Si voglia implementare l'istruzione MIPS Set
on Less Than
slt $rd, $rs, $rt
in cui nel registro $rd viene scritta la costante 1 o la costante 0 a seconda che sia verificata o meno la relazione ($rs) < ($rt).
Determinare quali varianti all'architettura pipeline della CPU siano necessarie per l'implementazione di tale istruzione.
3. (5 punti) Per ciascuna delle seguenti affermazioni,
contrassegnare la casella [V] o la casella [F] a seconda
che essa sia considerata vera o, rispettivamente, falsa:
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Il Translation Lookaside Buffer (TLB) è una cache per gli elementi della Page Table più recentemente utilizzati. | ||
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Una Interrupt Service Routine (ISR) non può mai essere interrotta dallo stesso interrupt che l'ha mandata in esecuzione. | ||
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La strategia di scrittura più frequentemente usata nei sistemi di memoria virtuale è quella di tipo write-through. | ||
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La sequenza di istruzioni PD-32
scambia tra loro i contenuti dei registri R1, R2. |
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In una cache a capacità costante, il miss rate è inversamente proporzionale alla lunghezza del blocco. |