UniversitÓ di Roma "La Sapienza" - FacoltÓ di Ingegneria
Laurea Specialistica in Ingegneria Informatica - Corso di Reti Logiche, A.A. 2006-07

Diario delle lezioni

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1 -- Lun 2006-09-25
Introduzione al corso: temi, obiettivi, struttura.
Algebra di Boole: assiomi e teoremi   [1: Cap. II, Sez. 1; App. A]

2 -- Mar 2006-09-26
Algebra di commutazione; operatori And, Or, Not   [1: Cap. II, Sez. 1]
Funzioni di commutazione; rappresentazione in tavola di veritÓ   [1: Cap. II, Sez. 2]
Teorema di Shannon; mintermini e forme canoniche in somma di prodotti   [1: Cap. II, Sez. 2]
Maxtermini e forme canoniche in prodotto di somme   [1: Cap. II, Sez. 2]
Semplificazione di funzioni mediante manipolazione algebrica   [1: Cap. II, Sez. 2]

3 -- Mer 2006-09-27
Rappresentazione decimale delle funzioni di commutazione   [1: Cap. II, Sez. 2]
Mappe di Karnaugh per 2, 3, 4, 5 variabili e loro uso   [1: Cap. II, Sez. 3]
Funzioni parzialmente specificate; condizioni don't care e loro uso   [1: Cap. II, Sez. 3]
Operatori universali: Nand e Nor, definizioni e proprietÓ   [1: Cap. II, Sez. 4]

4 -- Lun 2006-10-02
Trasformazioni Or di And in Nand di nand, And di Or in Nor di Nor   [1: Cap. II, Sez. 4-5]
Operatori Xor e Xnor: definizioni e proprietÓ   [1: Cap. II, Sez. 4]
Porte logiche e loro simboli grafici   [1: Cap. II, Sez. 5] 
Circuiti elementari ad interruttori
Selettore di massimo e di minimo: porte a diodi   [1: Cap. III, Sez. 1][A]
Invertitore a transistor bipolare   [1: Cap. III, Sez. 1][A]

5 -- Mar 2006-10-03
Famiglia Resistor-Transistor Logic (RTL): porta Nor  [A]
Famiglia Transistor-Transistor Logic (TTL): invertitore, porta Nand, caratteristiche statiche e dinamiche   [1: Cap. III, Sez. 2][A]
Famiglia Emitter Coupled Logic (ECL): invertitore, porta Nor  [A]

6 -- Mer 2006-10-04
(Prof. D. Nardi: informazioni e chiarimenti sui curriculum per la laurea specialistica)
Porte open-collector, porte tri-state, linee di bus   [1: Cap. III, Sez. 2]

7 -- Lun 2006-10-09
Multiplexer: definizione e implementazione   [1: Cap. III, Sez. 2]
Demultiplexer e decoder: definizione e implementazione   [1: Cap. III, Sez. 2]
Espansione di multiplexer e decoder   [1: Cap. III, Sez. 2]

8 -- Mar 2006-10-10
Sintesi con multiplexer e decoder
Porte di trasmissione e funzioni di trasmissione   [1: Cap. III, Sez. 3]
Invertitore e porte CMOS   [1: Cap. III, Sez. 3]
Porte CMOS generalizzate   [1: Cap. III, Sez. 3]

9 -- Mer 2006-10-11
Funzioni di commutazione a uscite multiple; implicanti comuni e loro impiego nella sintesi
Logica steering: circuito tally e sue applicazioni   [1: Cap. III, Sez. 3]
Logica steering: multiplexer e sintesi con multiplexer   [1: Cap. III, Sez. 3]

10 -- Lun 2006-10-16
Read-Only Memories (ROM): struttura e organizzazione   [1: Cap. IV, Sez. 1]
Caratteristiche dinamiche delle ROM   [1: Cap. IV, Sez. 1]
Estensione di ROM in numero di parole e in numero di bit per parola   [1: Cap. IV, Sez. 1]

11 -- Mar 2006-10-17
Programmable Logic Arrays (PLA): struttura e organizzazione; esempi d'uso   [1: Cap. IV, Sez. 2]
Reti iterative: comparatori, strutture lineari e ad albero binario   [1: Cap. V, Sez. 1, 2]

12 -- Mer 2006-10-18
Addizionatori: struttura e organizzazione   [1: Cap. V, Sez. 3]
Addizionatori veloci con Carry Look-Ahead (CLA)   [1: Cap. V, Sez. 3]
Moltiplicatori: struttura e organizzazione   [1: Cap. V, Sez. 4]

13 -- Lun 2006-10-23
Ottimizzazione dei moltiplicatori a matrice romboidale   [1: Cap. V, Sez. 4]
Shifter iterativi e loro espansione   [1: Cap. V, Sez. 5]
Shifter a tempo di calcolo minimo (matrice di interruttori)   [1: Cap. V, Sez. 5]

14 -- Mar 2006-10-24
Alee statiche e dinamiche; alee funzionali e alee logiche   [1: Cap. VI, Sez. 1]
Tecniche di eliminazione delle alee logiche; uso dell'operatore di consenso   [1: Cap. VI, Sez. 1]

15 -- Mer 2006-10-25
Modelli dinamici delle reti combinatorie: ritardi puri, ritardi inerziali; modelli semplificati   [1: Cap. VI, Sez. 2]
Introduzione ai circuiti sequenziali: circuiti con feedback, elementi di memoria   [2: Cap. 1, Sez. 1, 2]
Il flip-flop Set-Reset (SR)
Modelli strutturali e modelli matematici delle macchine a stati finiti (FSM)   [2: Cap. 1, Sez. 1, 2]

16 -- Lun 2006-10-30
Macchine di Mealy e macchine di Moore   [2: Cap. 1, Sez. 1, 2]
Rappresentazione delle FSM: diagramma degli stati, tavola di transizione, matrice di connessione   [2: Cap. 1, Sez. 1, 2]
Classificazione degli stati di una FSM   [2: Cap. 1, Sez. 1, 2]
Sequenze ingresso/stato/uscita   [2: Cap. 1, Sez. 3, 4]
Trasformazione di macchine da Mealy a Moore e viceversa   [2: Cap. 1, Sez. 5]
Primi esempi di FSM: addizionatore seriale, comparatore seriale

17 -- Mar 2006-10-31
Modelli dinamici delle macchine sequenziali   [2: Cap. 2, Sez. 1]
Macchine impulsive sincrone e asincrone e problemi relativi alla loro realizzazione   [2: Cap. 2, Sez. 2, 3; Cap. 4, Sez. 1, 2, 3]
Reti sequenziali sincrone con clock; reti Level-Input/Level-Output/Clock (LLC)   [2: Cap. 6, Sez. 1]
Latch SR con ingresso di gate   [2: Cap. 6, Sez. 1]
Flip-flop D edge-triggered realizzato con latch SR in configurazione master-slave   [2: Cap. 5, Sez. 4, 5]
Tavole di transizione e di eccitazione per i flip-flop   [2: Cap. 5, Sez. 4, 5]

18 -- Lun 2006-11-06
Flip-flop JK: definizione, tavole di transizione e di eccitazione   [2: Cap. 5, Sez. 4, 5]
Realizzazione del flip-flop JK edge-triggered con latch SR in configurazione master-slave   [2: Cap. 5, Sez. 4, 5]
Flip-flop T: definizione, tavole di transizione e di eccitazione   [2: Cap. 5, Sez. 4, 5]
Realizzazione del flip-flop T con flip-flop JK   [2: Cap. 5, Sez. 4, 5]
Progetto di circuiti sequenziali sincroni LLC: procedimento generale   [2: Cap. 6, Sez. 1, 2]
Esempio di progetto di circuito sequenziale LLC:  rivelatore di sequenze, realizzazione con D-FF e con JK-FF

19 -- Mar 2006-11-07
Registri D e registri latch: struttura base e varianti (Enable, Clear, Output Enable, etc.)  [3, II, pp. 28-29]
Prime applicazioni dei registri
Shift register: struttura base (Serial In / Serial Out) e prime applicazioni   [2: Cap. 6, Sez. 2]
Altre applicazioni dello shift register: configurazione Serial Input / Parallel Output, linea di ritardo digitale  [3, II, pp. 30-36]

20 -- Mer 2006-11-08
Shift register con caricamento parallelo sincrono e asincrono; configurazione Parallel Input / Serial Output  [3, II, pp. 30-36]
Shift register bidirezionali  [3, II, p. 48]
Cenni sulla ricetrasmissione seriale asincrona, con impiego di shift register
Contatori unidirezionali sincroni modulo 2n e loro realizzazione  [3, II, pp. 37-47]

21 -- Lun 2006-11-13
Contatori sincroni unidirezionali: Count Enable, Parallel Load sincrono e asincrono, Clear, Terminal Count  [3, II, pp. 37-47]
Connessione in cascata di contatori sincroni: fattorizzazione del modulo di conteggio
Contatori down e bidirezionali  [3, II, pp. 37-47]
Contatori con modulo di conteggio arbitrario  [3, II, pp. 37-47]
Contatori asincroni modulo 2n: vantaggi e inconvenienti

22 -- Mar 2006-11-14
Contatori ad anello e contatori Johnson  [3, II, p. 59]
Pipeline: configurazione di base e proprietÓ   [2: Cap. 7, Sez. 3]
Strutture pipeline parallele   [2: Cap. 7, Sez. 4]  [3, II, pp. 105-115]
Memorie RAM statiche: struttura e organizzazione  [3, II, pp. 121-124]

23 -- Mer 2006-11-15
Caratteristiche dinamiche delle memorie RAM statiche: cicli di lettura e di scrittura  [3, II, pp. 121-124]
Memorie First-In First-Out (FIFO): caratteristiche e funzionalitÓ; cicli di lettura e di scrittura  [3, II, pp. 125]
Input/Output Bus del PD-32: ciclo di output e relativi circuiti di interfaccia  [B]

24 -- Lun 2006-11-20
Input/Output Bus del PD-32: ciclo di input e relativi circuiti di interfaccia  [B]
Tecniche di multiplexing delle porte di input/output
Cenni sulla decomposizione dei sistemi digitali in Sottosistema di Calcolo (SCA) e Sottosistema di Controllo (SCO)   [2: Cap. 8, Sez. 1, 2, 3]
Esempio di progetto #1 (Matched Filter): specifiche del problema e impostazione algoritmica

25 -- Mar 2006-11-21
Esempio di progetto #1 (Matched Filter): progetto del circuito e variante con struttura pipeline
Input/Output Bus del PD-32: Interrupt Request, Interrupt Acknowledge e relativi circuiti di interfaccia  [B]
Esempio di progetto #2 (FFT Butterfly): specifiche del problema

26 -- Mer 2006-11-22
Esempio di progetto #2 (FFT Butterfly): impostazione algoritmica, realizzazione completa di SCO e SCA

27 -- Lun 2006-11-27
Catene aperte e chiuse di reti sequenziali; calcolo del tempo di ciclo   [2: Cap. 7, Sez. 2]
Strutture microprogrammate   [2: Cap. 8, Sez. 3, 8]
Esempio di progetto #3 (IFKEY): specifiche del problema, impostazione del progetto, realizzazione completa

28 -- Mer 2006-11-29
Esempio di progetto #4 (Equalizzatore audio): specifiche del problema, impostazione del progetto, realizzazione completa
Esempio di progetto #5 (IFBCD): specifiche del problema, impostazione del progetto, realizzazione completa

Orario delle lezioni
Giorno Ore Aula
  Lunedý    08:30 - 10:00    Aula 38 (Via Eudossiana)
  Martedý    08:30 - 10:00    Aula 1   (Via Eudossiana)
  Mercoledý    08:30 - 10:00    Aula 24 (Via Eudossiana)

Periodo previsto di lezione: dal 25 settembre al 25 novembre 2006 (I ciclo).

Lezioni supplementari
Giorno Ore Aula
  Lunedý 27 novembre 2006   08:30 - 10:00    Aula 8 (Via Eudossiana)
  Mercoledý 29 novembre 2006   14:30 - 16:00    Aula 8 (Via Eudossiana)

Last update 2007-11-09 00:46