Reti Logiche - Programma del corso

Università di Roma "La Sapienza" - Facoltà di Ingegneria
Laurea Specialistica in Ingegneria Informatica - Corso di Reti Logiche, A.A. 2007-08

Programma del corso

Algebra di commutazione e funzioni di commutazione: definizioni, teoremi, rappresentazioni, tavola di verità.
Teorema di Shannon.
Mintermini; forma canonica in somma di prodotti (SP).
Maxtermini; forma canonica in prodotto di somme (PS).
Minimizzazione delle funzioni booleane: implicanti e implicati.
Mappe di Karnaugh (MK) per 2, 3, 4, 5 variabili.
Condizioni don't care e loro sfruttamento sulle MK.
Sintesi di funzioni in forma SP e PS.
Conversioni tra le forme SP e PS.
Espansione delle funzioni minime in forma tabellare: procedimento analitico.
Operatori universali; Nand, Nor: definizione e proprietà.
Sintesi di funzioni booleane mediante operatori universali; conversioni tra le forme Or-And e Nand-Nand e tra And-Or e Nor-Nor e viceversa.

Porte logiche.
Analisi delle reti combinatorie; analisi semplificate di reti di tipo Nand-Nand e Nor-Nor.
Trasformazione delle reti combinatorie dalla forma Or-And alla forma And-Or e viceversa.
Operatore Xor: proprietà.
Progetto completo di una rete combinatoria a partire dalle specifiche verbali fino al livello circuitale: procedimento generale.
Reti combinatorie multilivello.
Circuiti combinatori standard:
- Half-Adder, Full Adder.
- Decodificatori, codificatori; espansione dei decodificatori; il decodificatore come generatore universale di funzioni combinatorie.
- Multiplexer (MUX): sintesi a due livelli; struttura ricorsiva del MUX a n selettori mediante due MUX a n-1 selettori e un MUX a 1 selettore, struttura ricorsiva (ad albero) di un MUX a n selettori mediante MUX a 1 selettore.
- MUX come generatore universale di funzioni combinatorie; MUX come generatore di funzioni combinatorie con riduzione di una variabile.
- Demultiplexer: sintesi a due livelli e implementazione mediante decoder.
Buffer. Buffer tri-state. Collegamento a bus, terminazioni pull-up / pull-down.
Funzione di multiplex tramite buffer three-state: contese, controlli con codifiche binarie e lineari ("break-before-connect").
Interpretazione di un data-sheet di un componente commerciale.
Circuiti a interruttore: funzione di trasmissione e implementazione in C-MOS; porte C-MOS, porte generalizzate C-MOS: logica "steering".
Circuito "tally".
Logica steering dinamica, logica "domino", logica "domino dual rail".

Read-Only Memory (ROM): struttura interna come decoder e schiera di porte Or a connessioni di ingresso programmabili; capacità, concetto di indirizzamento, organizzazione, temporizzazione.
Strutture composite per l’espansione della capacità della ROM: incremento della larghezza della parola della ROM, incremento degli indirizzi mediante bus e segnale Chip Select.
Reti di ROM.
Programmable Logic Arrays (PLA): struttura e applicazioni.
Determinazione degli implicanti multipli.

Sintesi di reti combinatorie complesse mediante strutture iterative: sommatore a N bit; sommatore per cifre BCD; circuito a soglia e saturazione numerica.
Sintesi della cella di confronto (comparatore) tra due operandi a 1 bit, a 2 bit.
Sintesi di due reti iterative alternative per il calcolo del complemento a 2.
Sintesi del comparatore di numeri a N bits: strutture seriale e ad albero, valutazione delle prestazioni.
Arithmetic-Logic Unit (ALU): definizione e funzioni.
Progetto di una ALU a 8 funzioni (4 di tipo aritmetico + 4 di tipo logico), dato un modulo di tipo Full Adder.
Comparatori di uguaglianza.
Sommatori veloci a N bit: carry look-ahead.
Moltiplicatori a matrice; moltiplicatori veloci.
Shifter a log n stadi; shifter veloci.
Circuiti con inizio e fine operazione; circuiti "speed-independent".

Concetto di automa a stati finiti per il riconoscimento di sequenze, diagramma degli stati, tavola di transizione degli stati.
Modelli di Mealy e di Moore.
Modello strutturale generale.
Sequenze sovrapposte.

Sintesi del latch Set-Reset (S-R) con porte Nor e con porte Nand; analisi del funzionamento.
Latch S-R con ingresso di sincronismo.
Latch D con ingresso di gate.
Flip-flop (FF) edge-triggered di tipo master-slave.
Stati metastabili nei FF.

Reti impulsive.
Modello strutturale delle reti logiche sequenziali sincrone: concetto di segnale di orologio ("clock").
Registro di stato.
Uso dell’ingresso di clear asincrono nel registro di stato.
Progetto di un tipo qualunque di flip-flop (FF) basato su qualunque altro tipo di FF, mediante uso combinato della tavola di transizione del FF da progettare e tavola di eccitazione del FF da utilizzare.
Definizioni e progetto dei registri sincroni: paralleli, con abilitazione al caricamento in parallelo, a scorrimento seriale e circolare, di tipo bidirezionale; funzioni accessorie: reset e set sincroni; registri multifunzione: progetto della cella.
Contatori sincroni: definizioni e progetto dei contatori di tipo incremento ("up"), decremento ("down"), "up/down": progetto della cella; codifica degli stati, fenomeno del "lock-out".
Decodifica degli stati e segnale di fine conteggio ("TC: terminal count"); espansione dei contatori mediante interconnessione di moduli di conteggio.
Metodologia di progetto dei sistemi sequenziali sincroni (SSS) LLC con componenti SSI; esempi di progetto di SSS con utilizzo di FF di tipo D, T, JK.
Registro accumulatore.

Reti LLC interconnesse: catene aperte, catene chiuse; dimensionamento del tempo di ciclo.
Pipeline: strutture seriali, parallele.
Sistemi sequenziali complessi: decomposizione in sottosistemi SCO-SCA; combinazioni possibili di modelli di Mealy e Moore per SCO e SCA.
Strutture SCA: rete di interconnessione con MUX e con bus.
Struttura degli SCO di tipo Mealy, D-Mealy, Moore.
Sistemi SCO-SCA: diagrammi di temporizzazione.
ASM, microprogrammazione, firmware.
Strutture di hand-shaking.
Stadi di sincronizzazione per segnali asincroni in ingresso allo SCA.

Last update 2007-09-23 19:29