Indice famiglie porte logiche

Indice degli argomenti

FAMIGLIE DI PORTE LOGICHE

Le famiglie di porte logiche
La famiglia DTL
Logica DCTL
Logica RTL
La famiglia TTL
La famiglia TTL-Funzionamento
La famiglia ECL
Schema circuiti ECL
Famiglia I2L
Topologia dei circuiti I2L
Famiglie N-MOS
Altri circuiti N-MOS
Famiglie CMOS


LE FAMIGLIE DI PORTE LOGICHE

Le cifre binarie 0 e 1 possono essere associate con le condizioni di interdizione e di conduzione di un transistore. Per convenzione, anche al fine di evitare ambiguità nei diversi tipi di circuiti logici, è d'uso riferirsi più che alla condizione del transistore, al livello di tensione associato al bit: così si chiama "logica positiva" quella in cui lo stato 1 è rappresentato dal livello di tensione più positivo e lo stato 0 dal livello più negtivo; mentre si dice "logica negativa" quella in cui lo stato 1 è rappresentato dal livello di tensione più negativo. E' opportuno sottolineare che i due livelli di tensione devono essere tra loro ben distinti, ma non è necessario che essi abbiano un valore univoco ben definito: basta che per la logica positiva il livello 1 sia al di sopra di un valore minimo e che il livello 0, più basso dell'1, sia al di sotto di un valore massimo. Cioè per costruire reti logiche, collegando insieme più porte logiche in parallelo o in cascata, è necessario che i due livelli 0 e 1 siano fra loro distinti e abbiano una differenza apprezzabile da parte degli stessi circuiti logici: se la differenza fra i due livelli è maggiore del predetto minimo apprezzabile, i circuiti continueranno a funzionare correttamente. Gli stati 1 e 0 vengono perciò definiti come livelli di tensione che possono variare entro una banda di valori, cioè con previsti limiti di tolleranza, come in figura.

Diverse famiglie di circuiti logici sono state progettate, già prima che apparissero i circuiti integrati. Esse vengono denominate con sigle che indicano il tipo di componente circuitale usato e il tipo di connessione: DTL (Diode Transistor Logic); DCTL (Direct Coupled Transistor Logic); RTL (Resistor Transistor Logic); TTL (Transistor Transistor Logic); ECL (Emitter Coupled Logic); I2L (Integrated Injection Logic); N-MOS (transistori MOS a canale N); CMOS (transistori MOS complementari).


LA FAMIGLIA DTL

La sigla DTL viene dall'espressione inglese "Diode Transistor Logic", cioè logica a diodo transistore. I circuiti di questa famiglia un tempo venivano costruiti con componenti discreti, a film sottile o a film spesso. Attualmente vengono ancora prodotti ma quasi esclusivamente come circuiti integrati.

In figura (a): se almeno uno dei due ingressi ha un livello H, anche l'uscita assumerà il livello H. In logica positiva il circuito funziona come una porta OR.

Il circuito in figura (c) funziona da invertitore, cioè come un aporta NOT. Se l'ingresso A ha il livello alto H il transistor entra in conduzione e l'uscita è bassa, cioè appartiene al livello L. Se l'ingresso A ha il livello L, il transistor si trova in interdizione e l'uscita assume quasi tutta la tensione di alimentazione, cioè un livello H.

L'uscita del circuito in figura (b) assume il livello H, se entrambi gli ingressi hanno il livello H. Se un ingresso ha il livello L (cioè 0 V) anche l'uscita tende al livello basso. Perciò in logica positiva questo circuito funziona come una porta AND.

In figura (d) è mostrata una porta NAND in logica positiva, in cui l'AND a diodi con tre ingressi è seguito dall'inseguitore a emettitore T1 e dal diodo D1 in modo che le tensioni di soglia di T1 e D1 mantengano il transistore T1 interdetto quando la tensione di base di T1 è mantenuta al livello L di un ingresso basso. Il transistore T2 opera infine come circuito NOT, invertitore.


LOGICA DCTL

In una delle prime versioni di circuiti logici a transistori, il collettore di un transistore veniva connesso direttamente con una resistenza alla base dello stadio successivo e perciò la famiglia dei circuiti logici progettata con questo criterio è stata chiamata a "logica con transistori ad accoppiamento diretto" meglio nota con la sigla DCTL, dalle iniziali della dizione inglese "Direct Coupled Logic". Consideriamo ad esempio lo schema di figura (a).
Poichè i transistori T1, T2 e T3 sono degli stadi invertitori, il livello positivo o più elevato applicato in ingresso risulterà in uscita come il livello meno positivo o più basso, perciò ogni transistore singolarmente compie l'operazione NOT. La connessione in parallelo a più transistori compie la funzione logica di OR seguita dal NOT se si usa la logica positiva: basta che il livello positivo sia applicato ad un singolo transistore perchè si abbia conduzione a caduta di tensione attraverso R. Perciò la funzione logica che descrive l'operazione del circuito con logica positiva è quella di un OR seguito da un NOT: .La resistenza R è scelta in modo da portare il singolo transistore, quando anche è in conduzione da solo nella regione di saturazione.
Con considerazioni analoghe si vede che il circuito (b) in logica positiva agisce come un AND seguito da NOT, cioè costituisce un circuito NAND.

Due inconvenienti hanno limitato all'inizio l'uso dei circuiti DCTL: il primo è l'effetto di storage nei transistori in saturazione che rallenta la velocità operativa; il secondo è dovuto alla connessione diretta fra collettore e base che non consente di equilibrare la corrente di comando per i diversi transistori collegati in uscita. Infatti i transistori, anche se sono,dello stesso tipo possono presentare differenti guadagni di corrente: perciò se i transistori non sono scelti e selezionati con parametri sufficientemente uguali, si può verificare che un transistore di fan-out assorba troppa corrente da non consentire ad un altro di raggiungere la saturazione. Infine la logica DCTL è particolarmente svantaggiosa nella ricerca di avarie perché, se diversi transistori sono collegati in parallelo, è possibile individuare un elemento in corto circuito solo disconnettendo uno ad uno i diversi transistori. Dalla logica DCTL è derivata la logica ad alta integrazione I2L.


LOGICA RTL

La logica RTL è stata quella più usata prima della introduzione dei circuiti integrati. L'elemento base consiste in un transistore e di un certo numero di resistori, come indicato in figura.

E' progettato in modo che il transistore sia interdetto se e solo se tutti gli m ingressi sono a tensione zero o quasi zero, mentre se uno o più di un ingresso va a tensione positiva allora si deve fornire alla base una corrente sufficiente per mandare il transistore in saturazione. Nella connessione di più circuiti di questo genere gli m ingressi vanno ai collettori degli stadi precedenti mentre le n uscite vanno alle basi degli stadi che seguono. Perciò il transistore sarà interdetto solo se tutti gli stadi precedenti sono in saturazione mentre sarà in saturazione se uno qualsiasi o più di uno stadio precedente è interdetto.

Con logica positiva il circuito si comporta come un OR seguito dall'operazione NOT, da cui la denominazione di circuito NOR con cui spesso viene indicato; se viceversa si adotta una logica negativa allora si ha la funzione di AND seguita da NOT, da cui la denominazione NAND.

Le resistenze di ingresso di uno stadio sono di uscita per quello precedente e vengono perciò dette resistenze di trasduzione RT. Una volta scelto il tipo di transistore e i parametri di fan-in m e di fan-out n, il progetto si limita a dimensionare le resistenze RT, Rc, Rp in modo da soddisfare le due condizioni seguenti anche nei casi più sfavorevoli:

  1. che il transistore sia saturato se un solo ingresso è in tensione positiva;

  2. che il transistore sia interdetto se tutti gli ingressi sono quasi a massa.


LA FAMIGLIA TTL

LA famiglia TTL, nota anche con la sigla T2L, utilizza un transistore a molti emettitori come porta logica interposto fra i diversi stadi a transistori di accoppiamento. Operando con logica positiva si vede che nel circuito di figura (a), se uno o più di un ingresso A, B, C è al livello basso (0 logico), la corrente di base che fluisce nel nodo N viene assorbita dai terminali di ingresso e il transistore T2 rimane interdetto. Se invece A e B e C sono a livello alto positivo 1, la corrente del nodo N fluisce nella base di T2 portandolo in conduzione. Il transistore a molti emettitori compie perciò una funzione logica di AND equivalente a quella di una porta a diodi, come quella indicata nella figura (b).

Questa analogia mette in evidenza che la funzione della porta è quella di NAND per logica positiva (o di NOR per logica negativa). La differenza fondamentale fra i due schemi è dovuta all'azione di transistore fra base e collettore di T1 che commuta più rapidamente il flusso delle cariche immagazzinate nella regione di base di T2.

Funzionamento logica TTL


La famiglia TTL-comportamento

LA FAMIGLIA TTL - FUNZIONAMENTO

Per comprendere meglio il comportamento dello schema TTL immaginiamo il transistore T1 comandato in ingresso dalle uscite di altrettanti circuiti analoghi: si possono schematizzare i due stati 1 e 0 come nelle figure (a) e (b).

Tutto il funzionamento fa perno sul fatto che T1 rimane sempre in saturazione e che nel passaggio da uno stato all'altro la corrente di base di T1 viene commutata una volta su T0 e l'altra volta su T2. La caratteristica principale di questo schema circuitale è dunque l'alta velocità di commutazione dovuta la fatto che la corrente Ib1 è circa la stessa in entrambi gli stati e perciò non è necessario rimuovere la carica di base durante la commutazione. Il grado di fan-out dello schema può essere aumentato con lo schema di figura (c) in cui i transistori T3 e T4 sono stati messi per ottenere un'uscita a bassa impedenza qualunque sia il livello di tensione d'uscita: per livelli bassi l'impedenza è data dalla resistenza del transistore T3 in saturazione; per livelli alti, l'impedenza d'uscita è quella dell'inseguitore ad emettitore T4 in serie con la resistenza del diodo D1. La resistenza R2 è inserita per limitare l'assorbimento di corrente quando conduce T4; il diodo D1 è inserito per introdurre un'ulteriore caduta di tensione in modo da impedire che T4 conduca quando T2 è in saturazione giacché la soglia di tensione Vbc di T4 più la soglia di tensione (96 V) per portare in conduzione D1 sono sufficienti a mantenere T4 interdetto.


La famiglia ECL

LA FAMIGLIA ECL- Emitter Coupled Logic

Un'importante innovazione nel campo delle logiche a transistori non saturati, è stata l'introduzione dell'interruttore per commutazione di corrente CMS (Current Mode Switching), dove al variare del livello di tensione all'ingresso A si vede che la corrente di emettitore viene commutata dal transistore T1 a T2 e viceversa.

Interruttore a commutazione di corrente delle porte ECL

I valori di Re ed Rc sono scelti in modo da mantenere i transistori fuori dalla saturazione. Per logica positiva, la porta a due ingressi A e B fornisce due uscite a bassa impedenza se accoppiate tramite inseguitore ad emettitore: una di NOR [image] e l'altra di OR


La famiglia ECL - Circuiti

SCHEMI CIRCUITI ECL

Il circuito CMS è progettato in modo che quando accoppiato con inseguitori ad emettitore, le uscite commutino fra due livelli di tensione pari a quelli delle entrate in modo che le porte ECL possano essere accoppiate direttamente. Analizzando i livelli di tensione in base e sui collettori del circuito si vede che l'ulteriore caduta di tensione Vbe fra base ed emettitore dei transistori in uscita riporta i livelli di uscita pari (uscita OR) o con livello scambiato (uscita NOR).


La famiglia I2L

FAMIGLIA I2L - Integrated Injection Logic

La famiglia logica DCTL a componenti discreti non ha mai avuto una larga diffusione a causa delle difficoltà a controllare la ripartizione della corrente di base per il comando in ingresso dei transistori collegati ad uno stesso collettore d'uscita. La rielaborazione topologica del circuito, che ha portato a ridisegnare lo schema della porta NOR iniziale in un circuito integrato con transistori NPN a multicollettori comandati in base con un singolo generatore di corrente fatto da un transistore PNP con base a massa, ha trovato una vastissima applicazione per i numerosi vantaggi che può offrire se realizzato con tecnologia a grande integrazione. In questo caso la famiglia di porte logiche prende il nome I2L per sottolineare la tecnologia a grande integrazione dei transistori a multi-collettori, comandata con l'iniezione della corrente di base da un transistore PNP con base a massa. La trasformazione delle porte DCTL in quelle I2L è data dala sequenza di quattro configurazioni circuitali. Dalla figura (a) in cui si riportano le porte iniziali DCTL si passa alla configurazione (b) identica alla (a). in questa la stessa resistenza di carico di collettore Rc è ridisegnata e vista come resistenza comune di base del gruppo di transistori che vengono comandati dallo stesso collettore.

Nella configurazione (c) il gruppo di transistori comandati dalla stessa resistenza di base viene trasformato in un singolo transistore integrato a molti collettori. Infine nella configurazione (d) la resistenza Rb viene convertita in un generatore di corrente con un transistore a base comune, la cui corrente di base è controllata con una resistenza Rext inseribile all'esterno del circuito integrato.


Topologia circuiti I2L

TIPOLOGIA DEI CIRCUITI I2L

La struttura fisica dei circuiti I2L può essere realizzata su circuiti integrati con una riconfigurazione topologica che presenta molti vantaggi di semplicità costruttiva e adattabilità per le prestazioni.

velocità operativa --------> dissipazione d'energia

La configurazione della porta elemenatare è riportata in figura in cui si evidenzia la pista per l'iniezione di corrente con Rext sugli emettitori del transistore p.n.p il cui collettore coincide con la base del transistore a molti collettori NPN realizzata su piste che corrono parallele alla pista di iniezione.

Sicchè ad esempio, realizzando le piste per tre variabili di ingresso A, B, C con le uscite relative ai collettori ( [image] [image]) e le piste d'iniezione fra loro tutte collegate alla stessa resistenza Rext si possono ottenere tutti gli otto termini minimi con cui implementare poi la funzione logica che interessa.


FAMIGLIE N-MOS

E' possibile con i transistori MOS realizzare porte logiche a circuito integrato utilizzando esclusivamente componenti MOS poiché essi possono essere collegati o come interruttori o come resistori o come amplificatori. In figura sono riportati gli schemi dei circuiti AND e OR a logica positiva, realizzati esclusivamente con transistori MOS a canale N. Se consideriamo il circuito di figura a due ingressi A e B, vediamo che i transistori in serie Q2, Q3 si comportano come interruttori ed hanno il transistore Q1 a svuotamento connesso come resistenza di carico verso la tensione di alimentazione +V0.

L'insieme dei tre componenti da Q1 a Q3 formano un circuito di NAND perché basta che uno degli ingressi A o B o C sia a 0 affinché venga interrotto il flusso di corrente e la tensione sull'elettrodo di sorgente di Q1 rimanga alta cioè nello stato 1 positivo; viceversa se tutti gli ingressi sono in 1 i tre transistori Q2, Q3 e Q4 sono in conduzione e la tensione della sorgente di Q1 è collegata a massa e cioè si trova nello stato 0.Gli altri due transistori Q4 e Q5 costituiscono uno stadio invertitore che riporta l'uscita ad avere il valore di AND rispetto alle entrate: il transistore Q5 costituisce l'elemento amplificatore-invertitore, mentre Q4 connesso a diodo costiuisce la relativa resistenza di carico. In genere i carichi resistivi del circuito NAND e dell'invertitore di uscita sono realizzati con N-MOS a svuotamento perché così si ottengono migliori prestazioni in termini di margini di rumore e tempi di commutazione. Nonostante che nella realizzazione di circuiti integrati con transistori misti ad arricchimento e a svuotamento il numero dei passi del processo costruttivo sia maggiore, questa soluzione è preferita e si diffonde nelle varie applicazioni proprio grazie ai miglioramenti delle prestazioni dei circuiti logici.

Altri circuiti N-MOS


Circuiti N-MOS 2

FAMIGLIE N-MOS (2)

Se gli interruttori Q2, Q3 invece di essere disposti in serie (come nel circuito precedente) vengono messi in parallelo, come in figura (a), allora si forma un circuito con il segnale NOR sull'elettrodo sorgente di Q1 e con l'uscita OR dell'invertitore finale. Infatti in questo caso basta che sia in 1 uno qualsiasi degli ingressi A o B affinché da 0 il flusso di corrente si chiuda attraverso Q2 e Q3 verso massa.

Figura (a)

E' immediato analizzare il circuito di figura (b) in cui due circuiti NAND con i quattro ingressi A, B, C, D sono collegati in parallelo formando insieme una porta logica AND-OR-NOT e quindi danno in uscita [image].

Figura (b)


FAMIGLIE CMOS

Usando transistori MOS di tipo complementare è possibile compiere le funzioni NAND e NOR con la minima dissipazione di potenza giacché la rete degli interruttori viene connnessa in modo che qundo di chiudono i transistori con canale p, risultino aperti i transistori con canale n e viceversa. Questo è quanto avviene negli schemi delle figure (a) e (b) che rappresentano un circuito NAND e un circuito NOR a tre ingressi. Con i livelli dei segnali di ingresso a +V0 per lo stato 1 ed a massa per lo stato 0, nello schema della figura (a) l'uscita è vincolata a massa se tutti gli ingressi sono in 1. In entrambe le situazioni non vi è praticamente flusso di corrente fra la tensione +V0 e massa: quando va in saturazione uno dei transistori Q1, Q2, Q3 si trova interdetto il corrispondente transistore nel gruppo Q4, Q5, Q6 e viceversa quando questi ultimi sono tutti in saturazione, si trovano interdetti tutti i transistori Q1, Q2, Q3. Rovesciando le connessioni e cioè mettendo in serie i transistori MOS di tipo p ed in parallelo quelli di tipo n come in figura (b) si ottiene lo schema NOR. Anche in questo caso la tensione di uscita si porta a +V0 oppure a massa senza che venga assorbita corrente giacché, quando sono chiusi gli interruttori con canale n, risultano aperti quelli con canale p e viceversa.

Porte logiche formate con transistori MOS complementari per ridurre al minimo la dissipazione di potenza: la dissipazione è nulla in condizioni stazionarie, diversa da zero durante la commutazione, aumenta perciò con la frequenza di commutazione.