UniversitÓ di Roma "La Sapienza" - FacoltÓ di Ingegneria
Laurea Specialistica in Ingegneria Informatica - Corso di Reti Logiche, A.A. 2007-08

Diario delle lezioni

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1 -- Mar 2007-09-25
Introduzione al corso: temi, obiettivi, struttura.
Richiami su sistemi numerici, conversioni di base, codici.

2 -- Mer 2007-09-26
Richiami sulle rappresentazioni in virgola fissa e in virgola mobile.
Richiami sulle algebre di Boole e sull'algebra di commutazione   [1: Cap. II, Sez. 1; App. A]
Operatori And, Or, Not   [1: Cap. II, Sez. 1]
Funzioni di commutazione; rappresentazione in tavole di veritÓ   [1: Cap. II, Sez. 2]
Teoremi di espansione di Shannon   [1: Cap. II, Sez. 2]
Forme canoniche in somme di prodotti e prodotti di somme; mintermini e maxtermini   [1: Cap. II, Sez. 2]

3 -- Ven 2007-09-28
Rappresentazione decimale delle funzioni di commutazione   [1: Cap. II, Sez. 2]
Mappe di Karnaugh per 2, 3, 4, 5 variabili e loro uso   [1: Cap. II, Sez. 3]
Funzioni parzialmente specificate; condizioni don't care e loro uso   [1: Cap. II, Sez. 3]
Funzioni di commutazione a uscite multiple; implicanti comuni e loro impiego nella sintesi
Operatori universali: Nand e Nor, definizioni e proprietÓ   [1: Cap. II, Sez. 4]
Trasformazioni Or di And in Nand di Nand, And di Or in Nor di Nor   [1: Cap. II, Sez. 4-5]

4 -- Mar 2007-10-02
Operatori Xor e Xnor: definizioni e proprietÓ   [1: Cap. II, Sez. 4]
Porte logiche e loro simboli grafici   [1: Cap. II, Sez. 5] 
Circuiti elementari ad interruttori
Invertitore a transistor bipolare   [1: Cap. III, Sez. 1][A]
Famiglia Resistor-Transistor Logic (RTL): porta Nor  [A]

5 -- Mer 2007-10-03
Famiglia Transistor-Transistor Logic (TTL): invertitore, porta Nand   [1: Cap. III, Sez. 2][A]
Porte open-collector, porte tri-state, linee di bus   [1: Cap. III, Sez. 2]
Invertitore e porte CMOS   [1: Cap. III, Sez. 3]
Porte CMOS generalizzate   [1: Cap. III, Sez. 3]
Multiplexer: definizione e implementazione   [1: Cap. III, Sez. 2]

6 -- Ven 2007-10-05
Porte di trasmissione e funzioni di trasmissione   [1: Cap. III, Sez. 3]
Implementazione del multiplexer con buffer tri-state e con porte di trasmissione
Demultiplexer e decoder: definizione e implementazione   [1: Cap. III, Sez. 2]
Espansione di multiplexer e decoder   [1: Cap. III, Sez. 2]
Sintesi di funzioni di commutazione con multiplexer e decoder

7 -- Mar 2007-10-09
Priority encoder: definizione, applicazioni e circuiti di espansione  [C1]
Logica steering: circuito tally e sue applicazioni   [1: Cap. III, Sez. 3][Q&A #12]

8 -- Mer 2007-10-10
Comportamento dinamico dei circuiti combinatori: tempi di commutazione e di propagazione
Read-Only Memories (ROMs): struttura e organizzazione  [1: Cap. IV, Sez. 1]
Caratteristiche dinamiche delle ROM   [1: Cap. IV, Sez. 1]
Estensione di ROM in numero di parole   [1: Cap. IV, Sez. 1]

9 -- Ven 2007-10-12
Estensione di ROM in numero di parole e di bit per parola   [1: Cap. IV, Sez. 1]
Programmable Logic Arrays (PLA): struttura e organizzazione; esempi d'uso   [1: Cap. IV, Sez. 2]
Reti iterative: comparatori in strutture lineari   [1: Cap. V, Sez. 1, 2]

10 -- Mar 2007-10-16
Comparatori in strutture ad albero   [1: Cap. V, Sez. 1, 2]
Semisommatori (half adder) e sommatori completi (full adder)
Addizionatori: struttura e organizzazione   [1: Cap. V, Sez. 3]

11 - Mer 2007-10-17
Addizionatori veloci con Carry Look-Ahead (CLA)   [1: Cap. V, Sez. 3]
Moltiplicatori: struttura e organizzazione   [1: Cap. V, Sez. 4]
Ottimizzazione dei moltiplicatori a matrice romboidale   [1: Cap. V, Sez. 4]
Shifter iterativi: cella elementare   [1: Cap. V, Sez. 5]

12 -- Ven 2007-10-19
Shifter iterativi: espansione multilivello   [1: Cap. V, Sez. 5]
Shifter a tempo di calcolo minimo (matrice di interruttori)   [1: Cap. V, Sez. 5]
Alee statiche e dinamiche; alee funzionali e alee logiche   [1: Cap. VI, Sez. 1]
Tecniche di eliminazione delle alee logiche; uso dell'operatore di consenso   [1: Cap. VI, Sez. 1]

13 -- Mar 2007-10-23
Modelli dinamici delle reti combinatorie: ritardi puri, ritardi inerziali; modelli semplificati   [1: Cap. VI, Sez. 2]
Introduzione ai circuiti sequenziali: circuiti con feedback, elementi di memoria   [2: Cap. 1, Sez. 1, 2]
Il flip-flop Set-Reset (SR)
Modelli strutturali e modelli matematici delle macchine a stati finiti (FSM)   [2: Cap. 1, Sez. 1, 2]
Macchine di Mealy e macchine di Moore   [2: Cap. 1, Sez. 1, 2]
Classificazione degli stati di una FSM   [2: Cap. 1, Sez. 1, 2]
Rappresentazione delle FSM: diagramma degli stati   [2: Cap. 1, Sez. 1, 2]
Primo esempio di FSM: riconoscitore di sequenze

14 -- Mer 2007-10-24
Rappresentazione delle FSM: tavola di transizione   [2: Cap. 1, Sez. 1, 2]
Sequenze ingresso/stato/uscita   [2: Cap. 1, Sez. 3, 4]
Rappresentazione delle FSM: matrice di connessione   [2: Cap. 1, Sez. 1, 2]
Trasformazione di macchine da Mealy a Moore e viceversa   [2: Cap. 1, Sez. 5]
Modelli dinamici delle macchine sequenziali   [2: Cap. 2, Sez. 1]
Macchine impulsive sincrone e asincrone; problemi relativi alla loro realizzazione   [2: Cap. 2, Sez. 2, 3; Cap. 4, Sez. 1, 2, 3]
Latch SR con ingresso di gate   [2: Cap. 6, Sez. 1]

15 -- Ven 2007-10-26
Flip-flop SR e Latch D come circuiti asincroni
Flip-flop D edge-triggered realizzato con latch SR in configurazione master-slave   [2: Cap. 5, Sez. 4, 5]
Tavole di transizione e di eccitazione per i flip-flop   [2: Cap. 5, Sez. 4, 5]
Flip-flop JK: definizione, tavole di transizione e di eccitazione   [2: Cap. 5, Sez. 4, 5]
Realizzazione del flip-flop JK edge-triggered con flip-flop D   [2: Cap. 5, Sez. 4, 5]
Flip-flop T: definizione, tavole di transizione e di eccitazione   [2: Cap. 5, Sez. 4, 5]
Realizzazione del flip-flop T con flip-flop JK   [2: Cap. 5, Sez. 4, 5]
Varianti al flip-flop D: Enable, Preset, Clear  [3, II, pp. 28-29]

16 -- Mar 2007-10-30
Registri D e registri latch: struttura base e varianti (Enable, Clear, Output Enable, etc.)  [3, II, pp. 28-29]
Prime applicazioni dei registri: bus locali per l'ingresso e l'uscita dei dati.
Input/Output Bus del PD-32: ciclo di output (I/O Write) e relativi circuiti di interfaccia  [B]

17 -- Mer 2007-10-31
Input/Output Bus del PD-32: ciclo di input (I/O Read) e relativi circuiti di interfaccia  [B]
Tecniche di multiplexing delle porte di input/output
Progetto di circuiti sequenziali sincroni LLC: procedimento generale   [2: Cap. 6, Sez. 1, 2]
Esempio di progetto di circuito sequenziale LLC:  rivelatore di sequenze, realizzazione con D-FF e con JK-FF

18 -- Mar 2007-11-06
Shift register: struttura base (Serial In / Serial Out, Serial In / Parallel Out)   [2: Cap. 6, Sez. 2]
Applicazioni dello shift register: linea di ritardo digitale, convertitore seriale/parallelo  [3, II, pp. 30-36]
Shift register con abilitazione e con caricamento parallelo sincrono e asincrono; configurazione Parallel Input / Serial Output  [3, II, pp. 30-36]
Shift register bidirezionali  [3, II, p. 48]
Applicazioni dello shift register: convertitore parallelo/seriale, trasmettitore seriale sincrono senza e con registro di transito

19 -- Mer 2007-11-07
Contatori sincroni unidirezionali modulo 2n e loro realizzazione  [3, II, pp. 37-47]
Contatori sincroni unidirezionali: Count Enable, Parallel Load sincrono e asincrono, Clear, Terminal Count  [3, II, pp. 37-47]
Connessione in cascata di contatori sincroni: fattorizzazione del modulo di conteggio
Contatori down e bidirezionali  [3, II, pp. 37-47]
Contatori con modulo di conteggio arbitrario  [3, II, pp. 37-47]
Contatori asincroni modulo 2n: vantaggi e inconvenienti
Applicazioni dei contatori: orologio digitale con display a 7 segmenti

20 -- Ven 2007-11-09
Contatori ad anello e contatori Johnson  [3, II, p. 59]
Pipeline: configurazione di base e proprietÓ   [2: Cap. 7, Sez. 3]
Strutture pipeline parallele   [2: Cap. 7, Sez. 4]  [3, II, pp. 105-115]
Memorie RAM statiche: struttura e organizzazione  [3, II, pp. 121-124]

21 -- Mar 2007-11-13
Caratteristiche dinamiche delle memorie RAM statiche: cicli di lettura e di scrittura  [3, II, pp. 121-124]
Memory Bus del PD-32: cicli di read/write  [B]
Organizzazione di una memoria condivisa (shared memory) tra interfaccia e PD-32

22 -- Mer 2007-11-14
Accesso in DMA alla memoria del PD-32 e relativi circuiti di interfaccia
Memorie First-In First-Out (FIFO): caratteristiche e funzionalitÓ; cicli di lettura e di scrittura; applicazioni  [3, II, pp. 125]

23 -- Ven 2007-11-16
Introduzione alla progettazione: caratteristiche dei dati in ingresso/uscita (seriali, paralleli)
Cenni sui convertitori ADC (analogico/digitali: flash, ad approssimazioni successive) e DAC (digitale/analogici)
Esempio di progetto #1: Matched filter (esame di Reti Logiche del 2006-11-06)

24 -- Mar 2007-11-20
(Distribuzione e raccolta dei questionari per la valutazione del corso)
Esempio di progetto #2: Metronomo digitale (esame di Reti Logiche del 2007-09-10)
Introduzione al partizionamento di un progetto in Sottosistema di Calcolo (SCA) e Sottosistema di Controllo (SCO)   [2: Cap. 8, Sez. 1, 2, 3]

25 -- Mer 2007-11-21
Catene aperte e chiuse di reti sequenziali; massima frequenza operativa   [2: Cap. 7, Sez. 2]
SCO/SCA di tipo Mealy/Moore; macchine di Mealy ritardate   [2: Cap. 8, Sez. 1, 2, 3]
Esempio di progetto #3: Interfaccia IFMAX (esonero di Calcolatori Elettronici II del 2002-06-28)
Esempio di progetto #4: Interfaccia IFRANGE (esame di Calcolatori Elettronici II del 2002-07-09)

26 -- Ven 2007-11-23
Esempio di progetto #4: Interfaccia IFBCD (esame di Calcolatori Elettronici II del 2004-09-13)
Esempio di progetto #5: Interfaccia IFCDU (esame di Reti Logiche del 2007-04-16)

27 -- Lun 2007-11-26
Strutture microprogrammate; microlinguaggi di tipo 1, 2, 3   [2: Cap. 8, Sez. 3, 8]
Esempio di progetto #6: Interfaccia IFSTR (esame di Calcolatori Elettronici II del 2004-06-28)

28 -- Mar 2007-11-27
Esempio di progetto #7: Interfaccia IFMVP (esame di Calcolatori Elettronici II del 2006-09-14)
Esempio di progetto #8: Interfaccia IFRLE (esame di Calcolatori Elettronici II del 2005-09-14)

Orario delle lezioni
Giorno Ore Aula
  Martedý    08:30 - 10:00    Aula 33   (Via Eudossiana)
  Mercoledý    08:30 - 10:00    Aula 33   (Via Eudossiana)
  Venerdý    08:30 - 10:00    Aula 33   (Via Eudossiana)

Periodo di lezione: dal 24 settembre al 24 novembre 2007 (I ciclo).
Sono state tenute due lezioni supplementari
il 26 e 27 novembre 2007.


Last update 2007-12-04 00:09